●학습 및 과제물 수행방법●

□ 과목 : 통신이론

□ 담당교수 : 임황빈

□ 수행해당 일 교시(시간) : 20년 3월 24일 1,2,3교시

□ 수행방법 : 게시한 학습내용에 대한 내용을 충분히 습득하고 과제물을 수행하여 e-mail로 제출하기 바랍니다. 과제물을 제출한 학생은 출석으로 인정합니다.

□ 제출제한 : 2020년 3월 27일~ 3월 30일

□ 제출 E-Mail : yim@naver.com

과제2. 통신이론 _ 연산증폭기의 이해

학습목표 : 과제 통신시스템의 연산증폭기를 이해하고 각 회로의 동작원리를 이해한다.

참고 : 인터넷상에서 연산증폭기 기초 부분을 충분히 숙지하고 반전 연산증폭기와 비반전 연산증폭기의 증폭도 공식을 구한다.

POINT	01	연산 증폭기의 특성

① 연산 증폭기(OP AMP)는 아날로그 IC이다.

② (+)단자에 입력이 가해지면 입력과 같은 동위상 신호가 출력에 나타나고, ([eqn: -])단자에 입력이 가해지면 입력과 반대인 역위상 신호가 출력에 나타난다.

(a) 표준 기호	(b) 직류 공급 전압 표시 기호

그림1 연산 증폭기 기호

POINT	02	이상적 연산 증폭기의 특성

연산 증폭기는 이상적인 경우 무한대의 전압 이득과 무한대의 대역폭을 갖으며 개방 상태에서 입력 임피던스가 무한대이기 때문에 구동을 위한 공급 전원이 연산 증폭기 내부로 유입되지 않는다.

① 개 루프 전압 이득(open loop voltage gain) [eqn: A _{o`l} = INF]이다.

② 대역폭(bandwidth) BW [eqn: = INF]이다.

③ 입력 임피던스가 [eqn: Z _{i} = INF]이다.

④ 출력 임피던스가 [eqn: Z _{o} =0]이다.

POINT	03	실제 연산 증폭기

실제 연산 증폭기의 특성은 이상적인 경우에 비해서 성능이 다소 떨어진다. 즉 실제 연산 증폭기는 매우 높은 전압 이득, 매우 높은 입력 임피던스, 매우 작은 출력 임피던스를 가진다.

표1 741C OP AMP의 파라미터 값

파라미터	대표 값	이상 모델
개 루프이득 [eqn: A _{o`l}]	100,000	[eqn: INF]
입력 임피던스 [eqn: Z _{i`n}]	2M[eqn: OMEGA]	[eqn: INF]
단위 이득주파수	1MHz	[eqn: INF]
출력 임피던스 [eqn: Z _{out}]	75[eqn: OMEGA]	[eqn: 0]

POINT	4	반전 증폭기

입력 신호가 반전 단자에 입력되므로 출력 신호는 입력과는 반대의 위상을 가진다. 즉 반전 증폭기는 출력과 입력의 위상이 역위상인 증폭기이다.

그림2 반전 증폭기

[eqn: V`` ^{-} `=`V`` ^{+}] (가상접지 개념)

[eqn: V _{out} =`- {R _{f}} over {R _{i}} `V _{i`n}],  [eqn: A _{c`l} =`- {R _{f}} over {R _{i}}]

[eqn: Z _{i`n(I)} CONG R _{i}], [eqn: Z _{out(I)} =0]

※ 반전 증폭기의 이상적 특성

① 이상적인 연산 증폭기의 경우 입력 임피던스가 무한대

② 이상적인 연산 증폭기의 경우 개루프 전압 이득이 무한대 즉 [eqn: A _{ol} = INF]이므로 [eqn: v=0]이다. (반전 입력 단자와 비반전 입력 단자 사이의 전위차는 0이다.) 전위차가 0이라는 것은 반전 단자 전위 [eqn: V`` ^{-}]와 비반전 단자 전위 [eqn: V`` ^{+}]가 같다는 의미이다. ([eqn: V`` ^{-} `=`V`` ^{+}])

POINT	5	비반전 증폭기

입력전압 [eqn: V _{i`n}]은 비반전 단자에 인가되고 출력은 저항 [eqn: R _{i}]와 [eqn: R _{f}]로 구성된 귀환 회로를 통해 반전 단자로 귀환된다.

그림3 비반전 증폭기

[eqn: V _{out} = LEFT ( {R _{i} +R _{f}} over {R _{i}} RIGHT ) V _{i`n} = LEFT ( 1+ {R _{f}} over {R _{i}} RIGHT ) V _{i`n}]

[eqn: A _{c`l(N`I)} =1+ {R _{f}} over {R _{i}}]

[eqn: Z _{i`n(I)} = INF], [eqn: Z _{out(I)} =0]

POINT	6	반전 가산기(summing amplifier)

그림4 반전 가산기

[eqn: V _{out} =`-I`R _{f} =`-(I _{1} +I _{2} )R _{f}# # ```````````````=`- LEFT ( {V _{1}} over {R _{1}} + {V _{2}} over {R _{2}} RIGHT ) R _{f}]

위 식에서 [eqn: R _{1} =R _{2} =R]이면

[eqn: V _{out} =`- {R _{f}} over {R} LEFT ( V _{1} +V _{2} RIGHT )]

POINT	7	하나의 연산증폭기를 사용한 감산기

그림5

[eqn: V _{out} =`- {R _{2}} over {R _{1}} V _{1} +` LEFT ( 1+ {R _{2}} over {R _{1}} RIGHT ) V ^{``+}]

[eqn: V`` ^{+} = {R _{4}} over {R _{3} +R _{4}} `V _{2}]

위 식에서 [eqn: R _{1} /R _{2} `=`R _{3} /R _{4}]이면

[eqn: V _{out} = {R _{2}} over {R _{1}} (V _{2} -V _{1} )]

[참고]  [eqn: R _{1} =R _{2} =R]이고 [eqn: R _{3} =R _{4} =R ^{prime }]이면 출력전압은 [eqn: V _{out} =`V _{2} -V _{1}]이다. 즉 출력 전압이 두 입력 전압의 차이므로 감산기라 한다.

과제 2 : 다음 각 과제를 수행 후 제출 요망

1. 연산증폭기를 그리고 그 특징을 써라

2. 반전가산기를 설명하라

3. 비반전 가산기를 설명하라

4. 다음 그림과 같은 연산 증폭기 회로에서 [eqn: V _{1} =1[mV]], [eqn: V _{2} =2[mV]]일 때 출력 [eqn: V _{o}]를 구하라.

5. 감산기를 그리고 출력식을 써라.